按照确保针对晶体管栅极破坏的耐受性,同时不破坏布局规律性地固定存储单元的内部数据的方式,在构成存储单元(100)的锁存器的2个反相器(401、402)中,将与一个存储节点(104)连接的PMOS负载晶体管(PL1)的源极或漏极切断,并且,将与另一个存储节点(103)连接的NMOS驱动晶体管(ND0)的源极或漏极切断。
1.一种半导体存储装置,其特征在于具有存储单元,所述存储单元具备:第一PMOS晶体管,其源极端子被供给第一电压;第二PMOS晶体管,其源极端子为浮置状态;第一NMOS晶体管,其源极端子为浮置状态;和第二NMOS晶体管,其源极端子被供给比所述第一电压低的第二电压,其中,所述第一PMOS晶体管的漏极端子、所述第一NMOS晶体管的漏极端子、所述第二PMOS晶体管的栅极端子、和所述第二NMOS晶体管的栅极端子相连接,所述第二PMOS晶体管的漏极端子、所述第二NMOS晶体管的漏极端子、所述第一PMOS晶体管的栅极端子、和所述第一NMOS晶体管的栅极端子相连接。
2.一种半导体存储装置,其特征在于具有存储单元,所述存储单元具备:第一PMOS晶体管,其源极端子被供给第一电压;第二PMOS晶体管,其漏极端子为浮置状态;第一NMOS晶体管,其漏极端子为浮置状态;和第二NMOS晶体管,其源极端子被供给比所述第一电压低的第二电压,其中,所述第一PMOS晶体管的漏极端子、所述第二PMOS晶体管的栅极端子、和所述第二NMOS晶体管的栅极端子相连接,所述第二NMOS晶体管的漏极端子、所述第一PMOS晶体管的栅极端子、和所述第一NMOS晶体管的栅极端子相连接。
3.一种半导体存储装置,其特征在于具有存储单元,所述存储单元具备:第一PMOS晶体管,其源极端子被供给第一电压;第二PMOS晶体管,其漏极端子为浮置状态;第一NMOS晶体管,其在源极端子上连接第一位线,在栅极端子上连接字线;第二NMOS晶体管,其在源极端子上连接与所述第一位线互补的第二位线,在栅极端子上连接所述字线;第三NMOS晶体管,其在漏极端子上连接所述第一NMOS晶体管的漏极端子;和第四NMOS晶体管,其源极端子被供给比所述第一电压低的第二电压,其中,所述第一PMOS晶体管的漏极端子、所述第二PMOS晶体管的栅极端子、和所述第四NMOS晶体管的栅极端子相连接,所述第四NMOS晶体管的漏极端子、所述第二NMOS晶体管的漏极端子、所述第一PMOS晶体管的栅极端子、和所述第三NMOS晶体管的栅极端子相连接。
4.一种半导体存储装置,其特征在于具有存储单元,所述存储单元仅由如下4个晶体管构成:PMOS晶体管,其源极端子被供给第一电压;第一NMOS晶体管,其在源极端子上连接第一位线,在栅极端子上连接字线;第二NMOS晶体管,其在源极端子上连接与所述第一位线互补的第二位线,在栅极端子上连接所述字线;和第三NMOS晶体管,其源极端子被供给比所述第一电压低的第二电压,其中,所述PMOS晶体管的漏极端子、所述第一NMOS晶体管的漏极端子、和所述第三NMOS晶体管的栅极端子相连接,所述第三NMOS晶体管的漏极端子、所述第二NMOS晶体管的漏极端子、和所述PMOS晶体管的栅极端子相连接。
5.一种半导体存储装置,其特征在于具有存储单元,所述存储单元具备:锁存器,其将第一反相器的输出经由第一存储节点连接到第二反相器的输入,并将所述第二反相器的输出经由第二存储节点连接到所述第一反相器的输入而构成;和进行对所述锁存器的读出以及写入的电路,其中,任意的存储单元的构成所述第一反相器的PMOS晶体管的源极或漏极被切断,并且,构成所述第二反相器的NMOS晶体管的源极或漏极被切断。
6.根据权利要求5所述的半导体存储装置,其特征在于,所述存储单元的构成所述第一反相器的PMOS晶体管和构成所述第二反相器的NMOS晶体管的任意一方不存在。技术领域
本发明涉及半导体存储装置的存储单元的数据固定。
背景技术
在使用了SRAM(静态随机存取存储器:Staticxa0Randomxa0Accessxa0Memory)存储单元的半导体存储装置中,为了对从存储单元读出的数据进行放大,一般使用读出放大器。作为用于生成起动该读出放大器的定时的电路,使用副本的读出电路的情况并不少见。副本的读出电路从预先固定了存储数据的存储单元中读出数据,并在该读出的定时,生成读出放大器的控制信号。在图1中,示出现有的固定了内部数据的SRAM存储单元的电路图。图1的存储单元100通过2个反相器101、102构成了锁存器。PL0以及PL1是PMOS负载晶体管、ND0以及ND1是NMOS驱动晶体管、NA0以及NA1是NMOS存取晶体管、VDD是电源电压、VSS是接地电压。此外,103以及104是存储节点、105是字线、106a以及106b是处于互补的关系的位线。如图1所示,在现有技术中,为了预先固定存储数据,采取了将存储单元100的一个存储节点104直接固定于例如接地电压VSS的方法(参照专利文献1)。先行技术文献专利文献专利文献1:JP特开2002-367377号公报(图6)
发明内容
发明所要解决的课题但是,若存储单元的存储节点直接固定于电源,则导致漏电流的增大。例如,在如图1所示将存储节点104直接固定于接地电压VSS的情况下,在PMOS负载晶体管PL1的两端将会直接连接电源电压VDD和接地电压VSS,流过较大的漏电流。并且,伴随近年的微型化、高速化,晶体管的栅极氧化膜不断薄膜化,绝缘耐受性存在降低的倾向。因此,若将晶体管的栅电极直接连接于电源,则静电放电(ESD:Electroxa0Staticxa0Discharge)会容易地破坏栅极氧化膜。因此,存在有使用固定专用电路的输出信号来固定栅极的方法等。但是,SRAM的存储单元近年不断缩小,设置进入到单元内部的新的布线的通道区域的确保越来越困难。并且作为微型化的影响,为了小面积化而最大限度地被缩小的存储单元容易受到不均偏差的影响。布局的规律性的紊乱对不均偏差产生很大影响,并给成品率带来影响。在这种状况下,不将栅极直接固定于电源、不设置新的布线、而且不打乱布局的规律性地固定存储器的存储数据越来越困难。解决课题的手段在本发明中,提供一种固定存储器的存储数据的手法,该手法在由作为存储电路而具有将反相器(inverter)的输入和输出相互连接的锁存器的存储单元构成的存储单元阵列中,通过将任意的存储单元的构成一个反相器的PMOS晶体管的源极或漏极切断,并且,将构成另一个反相器的NMOS晶体管的源极或漏极切断,从而不将栅极直接固定于电源、不设置新的布线、而且不扰乱布局的规律性。发明的效果根据本发明,能够不发生ESD所导致的栅极破坏、面积增加、并且不扰乱布局规律性地,在存储器阵列上的任意位置配置已固定了存储数据的存储单元。此外,因为不将晶体管的栅极直接固定于电源,所以能够防止漏电流的增大。并且,在掩膜(mask)修正时,能够用最小限度的掩膜来进行固定的切换。
附图说明
图1是现有的固定了内部数据的存储单元的电路图。图2是本发明的实施方式1的电路图。图3是本发明的实施方式1的另一构成的电路图。图4是本发明的实施方式1的另一构成的电路图。图5是本发明的实施方式1的另一构成的电路图。图6是本发明的实施方式1的另一构成的电路图。图7是本发明的实施方式1的另一构成的电路图。图8是现有的SRAM存储单元的电路图。图9是与图8对应的布局图。图10是与图6的电路对应的布局图。图11是与图7的电路对应的布局图。图12是本发明的实施方式1的另一构成的电路图。图13是本发明的实施方式1的另一构成的电路图。图14是本发明的实施方式1的另一构成的电路图。图15是本发明的实施方式1的另一构成的电路图。图16是本发明的实施方式2的电路图。图17是本发明的实施方式2的另一构成的电路图。图18是本发明的实施方式2的另一构成的电路图。
具体实施方式
以下,基于为了例示说明的目的而非限定本发明的目的的附图所示的实施方式来详细说明。(实施方式1)在图2中示出作为本发明的实施方式1的存储单元的电路图。在图2中,构成锁存器的2个反相器201、202中的一个反相器201的驱动晶体管(NMOS)ND0的源极从接地电压VSS被切断,并且,构成另一个反相器202的负载晶体管(PMOS)PL1的源极从电源电压VDD被切断。对该电路中的内部数据的固定的方法进行说明。在一个存储节点103上连接有负载晶体管PL0的漏极、负载晶体管PL1和驱动晶体管ND1的栅极、存取晶体管NA0的漏极。在另一个存储节点104上连接有驱动晶体管ND1的漏极、负载晶体管PL0和驱动晶体管ND0的栅极、存取晶体管NA1的漏极。电源接通时,两存储节点103、104成为不固定状态。即,负载晶体管PL0和驱动晶体管ND1的栅极成为不固定状态。若关注一个存储节点103的泄漏成分,从负载晶体管PL0向该存储节点103流入高(HIGH)电平的亚阈值漏电流。经由负载晶体管PL1和驱动晶体管ND1的栅极流入到该存储节点103的栅极漏电流,与经由负载晶体管PL0流入到该存储节点103的漏电流相比,为可以无视的程度,因此该存储节点103在一定时间后成为高电平。虽然被预充电到高电平的位线106a的亚阈值漏电流有可能经由存取晶体管NA0而少量流入到该存储节点103,但因为是要将该存储节点103固定为高电平的方向而作用,所以不成为问题。若该存储节点103成为高,则驱动晶体管ND1导通,将另一个存储节点104驱动为低(LOW)电平。这样,两存储节点103、104分别被固定为高、低电平。在图3中示出固定为与图2相反的数据的情况下的电路图。在图3中,构成锁存器的2个反相器201、202中的一个反相器202的驱动晶体管ND1的源极从接地电压VSS被切断,并且,构成另一个反相器201的负载晶体管PL0的源极从电源电压VDD被切断。在此情况下,两存储节点103、104分别被固定为低、高电平。图2以及图3的构成的优点在于,因为不将晶体管的栅极直接固定于电源,所以能够防止漏电流的增大。并且,因为不将晶体管的栅极直接固定于电源,所以能够防止ESD所导致的栅极绝缘膜破坏。并且,在布线通道中没有余地的情况下,不需要为了将从固定专用电路输出的信号与内部数据固定用的存储单元连接而确保布线通道,因此不产生布局的额外开销。并且,因为能够防止引入了固定信号所导致的局部性的布局规律性的紊乱,所以能够抑制存储单元的偏差从而实现成品率的提高。并且,在掩膜修正时,能够用最小限度的层容易地进行掩膜修正,因此能够降低修正成本、修正工时。并且,在SRAM存储单元配置为阵列状,在用于对固定信号进行布线的布线通道中没有余地的存储器垫(memoryxa0mat)中,可以在相同列、或者相同行任意地配置固定为不同的值的固定存储单元。此外,在周边电路中没有配置固定专用电路的余地的情况下,通过利用所述内部数据固定存储单元的输出,能够固定周边电路的晶体管的栅极。此外,通过固定了内部数据的内部数据固定存储单元的位线、字线、电源布线,没有使用于内部数据的固定,因此输入到与所述内部数据固定存储单元相邻的存储单元、或者经由多个存储单元而相邻的存储单元的字线、位线可以与进行向通常的存储单元的写入、读出的情况同样地利用。在图4中示出本发明的实施方式1的另一构成的电路图。在图4中,构成锁存器的2个反相器301、302中的一个反相器301的驱动晶体管ND0的漏极从一个存储节点103被切断,并且,构成另一个反相器302的负载晶体管PL1的漏极从另一个存储节点104被切断。关于数据固定的方法、效果,与图2所示的实施方式相同。在图5中示出固定为与图4相反的数据的情况下的电路图。在图5中,构成锁存器的2个反相器301、302中的一个反相器302的驱动晶体管ND1的漏极从一个存储节点104被切断,并且,构成另一个反相器301的负载晶体管PL0的漏极从另一个存储节点103被切断。在图6中示出本发明的实施方式1的另一构成的电路图。在一般的SRAM的存储单元中,将一个存取晶体管NA0和驱动晶体管ND0的漏极公共化,并且,将另一个存取晶体管NA1和驱动晶体管ND1的漏极公共化。因此,不能仅将驱动晶体管从存储节点切断。在这种情况下,在图6的两个反相器401、402中的一个反相器401上将驱动晶体管ND0从存储节点103切断时,存取晶体管NA0也同时从该存储节点103被切断。关于图6的电路的内部数据的固定方法,与图2的电路相同。在图7中示出固定为与图6相反的数据的情况下的电路图。在此,在两个反相器401、402中的一个反相器402上将驱动晶体管ND1从存储节点104切断时,存取晶体管NA1也同时从该存储节点104被切断。在图8中示出现有的一般的SRAM存储单元的电路图,在图9中示出与图8对应的布局,在图10中示出与图6对应的布局,在图11中示出与图7对应的布局。如图10所示,通过仅去掉图9中的2个的接触点(contact)CNT0、CNT1的变更,能够如图6那样固定存储单元100的数据。此外,如图11所示,通过仅去掉图9中的另外2个接触点CNT2、CNT3的变更,能够如图7那样将存储单元100的数据固定为与图6相反的模式。即使在从图6的构成到图7的构成需要进行掩膜修正的情况下,因为仅通过接触层的修正就能够修正,所以能够降低掩膜修正成本。此外,图6以及图7的构成,在相邻的存储单元之间驱动晶体管ND0、ND1共有源极的情况下、或负载晶体管PL0、PL1共有源极的情况下也有效。在图12中示出分别设置了写入端口和读出端口的存储单元100的电路图。在进行写入时,写入字线605从低变为高电平。由此,两个存取晶体管NA0、NA1导通,根据写入位线606a、606b的状态而在存储单元100中写入数据。在读出时,读出字线608从低转变为高电平,由此,一个读出晶体管NAR0导通。另一个读出晶体管NAR1在读出字线608起动之前,根据存储节点104的状态来确定导通、截止。607是读出数据线。在图12的电路中,因为是内部数据固定单元所以不需要进行写入。因此,如图13所示,可以切断存取晶体管NA0、NA1。这样更能够排除流入到两存储节点103、104的、未预期的多余漏电流成分,因此优选。在图14中示出CAM(内容可寻址存储器:Contentxa0Addressablexa0Memory)单元的固定了内部数据的例子。图14的CAM单元700具有在图6的存储单元100中附加了EOR逻辑功能的构成。读出和写入与图6的存储单元100同样地通过两个存取晶体管NA0、NA1来进行。在进行比较动作时,成对的比较数据位线706、707的任意一方从低变为高电平。此时,根据两存储节点103、104的状态来决定输出晶体管NOUT0的导通、截止,预先预充电为高电平的比较结果输出线708原样保留在高电平、或通过输出晶体管NOUT0放电到低电平,由此来进行比较动作。在图14的电路中,在不使用从CAM单元700读出的数据的情况下,能够如图15所示将存取晶体管NA0、NA1从位线106a、106b切断。切断后更能够排除流入到两存储节点103、104的、未预期的多余漏电流成分,因此优选。(实施方式2)在图16中示出作为本发明的实施方式2的存储单元的电路图。与图6的电路的差异在于,在图16的反相器501、502中,排除了图6中的驱动晶体管ND0以及负载晶体管PL1。与图6相比虽然存在布局的规律性被破坏这一缺点,但在不需要将固定专用电路的输出与存储单元连接这一点上与现有方式相比具有优势。在图17中示出本发明的实施方式2的另一构成的电路图。在图17的反相器501、502中,只排除了图6中的负载晶体管PL1。在图17的构成中,也具有与图16的情况相同的优点以及缺点。在图18中示出本发明的实施方式2的另一构成的电路图。在图18的反相器501、502中,只排除了图6中的驱动晶体管ND0。在图18的构成中,也具有与图16的情况相同的优点以及缺点。工业上的可利用性如上所述,本发明所涉及的半导体存储装置能够不发生ESD所导致的栅极破坏、面积增加、并且不扰乱布局规律性地,在存储器阵列上的任意位置配置固定了存储数据的存储单元,因此作为SRAM等很有用。符号说明100存储单元101、102反相器103、104存储节点105字线106a、106b位线201、202反相器301、302反相器401、402反相器501、502反相器605写入字线606a、606b写入位线607读出数据线608读出字线700CAM单元706、707比较数据位线708比较结果输出线NA0、NA1存取晶体管ND0、ND1驱动晶体管PL0、PL1负载晶体管